Walaupun saya udah ngepost Bab Flip flop tapi nggak apa pengen ngepost lagi aja..
FLIP FLOP
Gerbang
dasar adalah komponen sederhana yang tidak bisa menyimpan nilai. Ide untuk
menyimpan nilai dalam rangkaian sejalan dengan kebutuhan tempat penyimpanan dan
komponen-komponen lain. Rangkaian yang digunakan adalah rangkaian sekuensial
yaitu rangkaian yang salah satu masukannya merupakan keluaran dari sistem
tersebut. Dengan rangkaian sekuensial ini, kita dapat menyimpan nilai dalam rangkaian. Rangkaian
sekuensial sederhana adalah flip-flop yaitu rangkaian yang dapat menyimpan nilai 1 bit.
Flip-flop adalah nama umum yang digunakan untuk
rangkaian sekuensial yang terdiri dari beberapa gerbang logika yang menyimpan
nilai dan dapat diakses melalui jalur keluarannya. Nilai yang terdapat dalam flip-flop akan tetap tersimpan walaupun
sinyal masukannya tidak aktif.
Flip-flop memiliki 2 nilai
keluaran yang satu sama lain nilainya berkebalikan. Keluaran ditandai dengan Q
dan Q’ dan symbol lainnya. Rangkaian ini banyak digunakan untuk tempat
menyimpan data digital dan menstransfernya. Kombinasi beberapa flip-flop membentuk satu fungsi khusus
dinamakan Register.
3.1
Flip-Flop
Set-Reset (SR Flip-Flop)
SR Flip-flop dibangun dari beberapa gerbang logika. SR Flip-flop
memiliki
dua buah masukan S untuk Set dan R
untuk Reset. Gerbang NAND biasa digunakan untuk membngun SR Flip-flop. Simbol logika menunjukkan
dua masukan yang diberi label dengan Set dan
Reset. SR Flip-flop ini mempunyai dua
keluaran komplementer. Keluaran ini diberi label Q dan Q’. Nilai Q dengan Q’
selalu berlawanan.
Gambar 3.1 :
Rangkaian SR Flip-Flop
Sinyal SR
yang masuk ke dalam flip-flop dapat memiliki 4 kemungkinan kondisi yaitu 00,
01, 10, dan 11. Pada saat SR bernilai 00 maka kondisi flip-flop tidak berubah, nilai Q akan seperti nilai sebelumnya. Jika
SR bernilai 01 maka keluaran Q akan bernilai 0, kondisi ini akan menyebabkan flip-flop Reset. Jika SR bernilai 10
maka keluaran Q akan bernilai 1 atau flip-flop
Set. Bagaimana bila SR bernilai 11, ini menarik, karena kondisi ini
menyebabkan keluaran Q tidak pasti, tergantung sinyal mana yang datang lebih
cepat. Kondisi ini disebut kondisi berlomba (race condition). Karena nilai Q tidak pasti maka kondisi ini tidak
digunakan. Kondisi QQ’ bernilai 00 terjadi pada saat perpindahan dari nilai SR
01 ke-10.
Jika delay ∆ menunjukkan penundaan pada
setiap gerbang, maka rumus umum persamaan Boolean untuk SR flip-flop sebagai berikut :
Q(t + 2∆) = (R (t +
∆) . ([S (S(t) + y (t + ∆)]’)’
= (R (t + ∆)’ . [S (S(t) + y (t + ∆)]
Berdasarkan prilaku
SR Flip-Flop dapat ditulis dalam tabel
kebenaran berikut :
Tabel 3.1 : Tabel
Kebenaran SR Flip-Flop
Masukan SR
|
|||||
00
|
01
|
10
|
11
|
||
Kondisi Q
|
0
|
0
|
0
|
1
|
*
|
1
|
1
|
0
|
1
|
*
|
|
Berdasar tabel
kebenaran di atas dapat dibaca bahwa jika masukan SR bernilai 00 maka kondisi Q
akan tetap seperti semula, bila awalnya bernilai 0 maka akan tetap bernilai 0
dan sebaliknya. Jika masukan SR bernilai 01, apa pun kondisi sebelumnya, Q akan
bernilai 0. Jika masukan SR bernilai 10, apa pun kondisi sebelumnya, Q akan
bernilai 1.
Simbol untuk SR Flip-flop sebagai berikut :
Advertisement
